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Z Microsystems ZX3 Manual de usuario Pagina 25

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Altera Corporation 25
MAX 9000 Programmable Logic Device Family Data Sheet
Figure 11. MAX 9000 JTAG Waveforms
Table13 shows the JTAG timing parameters and values for MAX 9000
devices.
f
For detailed information on JTAG operation in MAX 9000 devices, refer to
Application Note 39 (IEEE 1149.1 (JTAG) Boundary-Scan Testing in Altera
Devices).
Table 13. JTAG Timing Parameters & Values for MAX 9000 Devices
Symbol Parameter Min Max Unit
t
JCP
TCK clock period 100 ns
t
JCH
TCK clock high time 50 ns
t
JCL
TCK clock low time 50 ns
t
JPSU
JTAG port setup time 20 ns
t
JPH
JTAG port hold time 45 ns
t
JPCO
JTAG port clock to output 25 ns
t
JPZX
JTAG port high impedance to valid output 25 ns
t
JPXZ
JTAG port valid output to high impedance 25 ns
t
JSSU
Capture register setup time 20 ns
t
JSH
Capture register hold time 45 ns
t
JSCO
Update register clock to output 25 ns
t
JSZX
Update register high impedance to valid output 25 ns
t
JSXZ
Update register valid output to high impedance 25 ns
TDO
TCK
t
JPZX
t
JPCO
t
JPH
t
JPXZ
t
JCP
t
JPSU
t
JCL
t
JCH
TDI
TMS
Signal
to Be
Captured
Signal
to Be
Driven
t
JSZX
t
JSSU
t
JSH
t
JSCO
t
JSXZ
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